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year 2016
author(s) Lukas Pilz
title Towards Fast Iterative Learning On The BrainScaleS Neuromorphic Hardware System
KIP-Nummer HD-KIP 16-89
KIP-Gruppe(n) F9
document type Bachelorarbeit
Keywords neuromorphic hardware, communication module, Playback Memory, characterization, iterative learning
Abstract (de)

Um den beschleunigten Betrieb des neuromorphen BrainScaleS Systems vollständig ausnutzen zu können ist eine schnelle Konfiguration, Rekonfiguration und Datenauslese des Experiments essentiell. Insbesondere benötigen viele Offline-Lernexperimente häufige Änderungen des neuronalen Netzwerks und seines Inputs. Diese Arbeit präsentiert die Implementierung und Integration eines
Kommunikationsmoduls, welches das Playback Memory des FPGAs benutzt, in die existierende Software um das BrainScaleS System. Hiermit wird eine schnelle Rekonfiguration der Hardware ermöglicht. Eine komplette Rekonfiguration aller synaptischen Gewichte braucht nun 1.4 μs pro Synapsenzeile, was die Zeit des bisherigen Kommunikationsschemas um O(103) verbessert. Die korrekte Funktionalität des Kommunikationsmoduls wurde mit hardware-nahen Tests überprüft. Mittels eines Benchmarks konnte, insbesondere für große Konfigurationen, eine signifikante Leistungsverbesserung gegenüber der momentan verwendeten asynchronen Kommunikation demonstriert werden. Die für einen stabilen Betrieb nötigen Parameter wurden gemessen und die Ergebnisse diskutiert.
Abschließend werden in dieser Arbeit weitere Optimierungsmöglichkeiten für das Kommunikationsmodul und zukünftige Messungen vorgestellt.

Abstract (en)

To fully exploit the accelerated operation of the BrainScaleS neuromorphic hardware system, fast configuration, reconfiguration and read-out of experiments is crucial. In particular, many offline learning experiments require frequent modifications of the neuronal network topology and its input. This thesis presents the implementation and integration of a communication module using
the FPGA’s Playback Memory in the custom software stack supporting the BrainScaleS system, which enables a fast hardware reconfiguration. The full reconfiguration of all synaptic weights now takes 1.4 μs per synapse row, a O(103) improvement compared to the previous busy-wait communication scheme. The correct functionality of the communication module was verified using low-level hardware tests. The executed benchmarks show a significant increase in performance at larger configuration sizes compared to the currently used asynchronous communication. Measurements of parameters required for correct Playback Memory operation have been executed and are discussed. Further suggestions for improvements of the communication module and for future measurements are provided.

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