KIP publications

 
year 2010
author(s) Andreas Hartel
title Improving and Testing a Mixed-Signal VLSI Neural Network Chip
KIP-Nummer HD-KIP 10-18
KIP-Gruppe(n) F9
document type Diplomarbeit
Keywords VLSI neuromorphic hardware ASIC mixed-signal
Abstract (de)

Die vorliegende Arbeit fasst Verbesserungen und Tests an einem hochintegrierten neuronalen
Netzwerk-Chip in analoger und digitaler Mikroelektronik zusammen. Die prä̈sentierten Verä̈nderungen beziehen sich sowohl auf den analogen als auch auf den digitalen Teil des Chips. Anderungen an letzterem, die von anderen Gruppenmitgliedern durchgefü̈hrt wurden, werden aufgefü̈hrt und teilweise experimentell verifiziert. Dabei handelt es sich um den Austausch der verwendeten Standardzellen-Bibliothek, eine Erhö̈hung der Kommunikations-Bandbreite des Chips und Änderungen am Event-Transport, die fü̈r den Multi-Chip-Betrieb in einem isochronen Gigabit-Netzwerk nö̈tig sind. Der Analog-Teil des Chips wurde um Auslese-Schaltkreise zur Kalibration und Verifikation des auf dem Chip befindlichen Digital-Analog-Konverters erweitert. Durch die Erweiterung der Verifikations-Methoden um eine automatische Berechnung der parasitä̈ren Effekte konnten Anderungen an den Prioitä̈ts-Encodern der neuronalen Events durch Simulationen bestä̈tigt werden. Letztere waren von großer Bedeutung fü̈r die Durchfü̈hrbarkeit von Experimenten auf dem Chip. Die durchgeführten Anderungen konnten auch experimentell bestä̈tigt werden und es wurden Kalibrationen mit den analogen Auslese-Schaltungen der konfigurierbaren Strö̈me durchgeführt. Diese werden ebenfalls prä̈sentiert.

Abstract (en)

This thesis presents improvements and testing of a neuromorphic mixed-signal VLSI ASIC.
These include changes in both, the digital part and the analog part. Improvements to the
former part that have been carried out by other group members are reported and partially
experimentally verfied. These changes are the exchange of the standard cell library, an increase
of the communication bandwidth and changes that account for the prerequisites of multi-chip
operation in an isochronous gigabit transport network. The analog part of the chip has been
extended by readout circuits to allow for calibration of parameter currents generated by the
on-chip digital-to-analog converter. By extending the verification scheme of the analog full-
custom circuits by an automatic parasitics extraction workflow, changes in the readout priority
encoder for neural events, that were crucial for realistic experiments on the chip, could be
verified in simulations. The improvements could also be successfully verified experimentally and
calibrations with the analog current readout circuits have been carried out and are presented.

bibtex
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Datei Diplomarbeit
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