KIP-Veröffentlichungen

BrainScaleS-2 ist ein hybrides, neuromorphes System, das an der Universität Heidelberg entwickelt wurde. Es kombiniert die kontinuierliche, analoge Emulation der AdExNeuronendynamik mit digitalen On-Chip-SIMD-Mikroprozessoren. Die aktuelle ASICGeneration verfügt über 512 Neuronen und zwei SIMD-Mikroprozessoren. Zukünftig sollen mehrere dieser ASICs in einer 2D-Mesh-Topologie verbunden werden, um die Kapazität zu erhöhen und dadurch eine Anwendung auf komplexerer Probleme zu ermögilchen. In dieser Arbeit wird BRISCET vorgestellt, ein ASIC, der die Verbindung mehrerer BrainScaleS-2 SoCs zu einem solchen skalierten System ermöglicht. Bei der Konzeption von BRISCET stellen vor allem die verschienen Nachrichtten-Typen und ihre unterschiedlichen Anforderungen eine Herausforderung dar: Spike-Nachrichten müssen in Echtzeit übertragen werden, während gleichzeitig die Übertragung von Nicht-SpikeNachrichten, wie zum Beispiel Konfigurationsdaten, mit hohem Durchsatz und ohne Paketverlust gewährleistet werden muss. Um beide Anforderungen zu erfüllen, wird ein paketbasiertes Verbindungsnetzwerk entwickelt, das einen hybriden Mechanismus zur Fehlerkontrolle verwendet. Um die technische Umsetzung zu validieren und die Leistungsmerkmale zu quantifizieren, wird ein im Rahmen dieser Arbeit selbst entwickeltes Simulations- und AnalyseFramework verwendet. Darauf aufbauend werden formale Verifizierungstechniken eingesetzt, um die Korrektheit kritischer Komponenten unter allen möglichen Betriebszuständen sicherzustellen. Zur Demonstration des neuen, skalierten Systems wird eine gemeinsame Simulation des neu entwickelten BRISCET-Chips und zwei Knoten des BrainScaleS-2-Systems durchgeführt. 

BrainScaleS-2 is a hybrid neuromorphic system developed at Heidelberg University, combining continuous-time analog emulation of AdEx neuron dynamics with loosely coupled digital SIMD microprocessors. In the current ASIC generation, a single chip contains 512 neurons and two microprocessors. A prospective scaled-up system connects multiple BrainScaleS-2 ASICs in a 2D mesh topology to increase capacity and extend the capabilities to solve more complex problems. This thesis presents BRISCET, a companion ASIC to the BrainScaleS-2 SoC, which facilitates the interconnection in such a scaled-up system. This interconnection poses unique challenges: spike messages have to be transported with real-time requirements and simultaneously a high throughput of non-spike messages, such as configuration data and neuron membrane voltages, which do not tolerate packet loss, must be supported. To meet these requirements, a packet-based interconnection network with a hybrid error control scheme is proposed. A custom simulation and analysis framework was developed to quantify the performance characteristics and validate the technical implementation. Formal verification techniques are employed to ensure the correctness of critical components under all possible operating conditions. Joint simulation of the newly developed BRISCET chip and the BrainScaleS-2 ASIC is used to demonstrate the operation of a minimal, two-node, scaled-up BrainScaleS-2 system.