KIP-Veröffentlichungen

Um die imensen Datenmengen zu verarbeiten, die sich während neuromorpher Experimente im BrainScaleS System ansammeln, ist eine Infrastruktur aus 50 FPGAs pro Wafer notwendig, um die teilweise analogen Daten aus den HICANN ASICs lesbar für Konventionelle Computer zu machen. Diese umgebende Infrastruktur, bestehend aus vorgenannten FPGAs und einer Stromversorgung,bildet das Wafer-Scale Intergration System WSI. Das zum WSI gehörende ANANAS ist verantwortlich für die Digitalisierung der Analogdaten. Da es in der Lage ist alle Eingänge parallel zu digitalisieren können Daten mit bis zu \SI{24}{Gbit\per\second} anfallen. Ziel dieser Arbeit war es eine API für die Kommunikation mit dem FPGA des ANANAS über 1GbaseT Ethernet zu entwickeln und damit das ANANAS vollständig in das WSI einzubetten. Mit der entwickelten API lassen sich diverse Einstellungen der Hardware treffen und Analogaufzeichnungen einstellbarer Länge starten. Zum transfer der aufgenommenen Daten vom SDRAM des FPGA auf das Hostsystem wurde ein DMA Programm entwickelt, welches pipelining der Lesebefehle für eine effiziente Übertragung unterstüzt. Zur Optimierung der Datenrate zwischen Host und FPGA wurde das der Übertragung zugrundeliegende Transport Layer HostARQ untersucht. Aufgrund der asymmetrischen Netzwerktopologie ist es dem Host möglich Daten zu schnell in das Netzwerk zu schicken, was eine effektive Verlangsamung der Kommunikation nach sich zieht. Dieser Fehler wurde behoben, was zu einer 30\% schnelleren Übertragung führt. Die Bandbreite wurde von \SI{660}{Mbit\per\second} auf \SI{860}{Mbit\per\second} gebracht, was 92\% der maximal erreichbaren Bandbreite darstellt. Dies hat auch einen Rückgang der Packete, welche erneut gesended werden müssen von 8\% zu weniger als 1\% zu folge.

To cope with the vast amounts of experiment data accumulated in the BrainScaleS system, infrastructure is needed to make the partly analog neuromorphic experiment data processable on conventional computers.
These auxiliary tasks are performed by 50 FPGAs connected to the custom HICANN ASICs, with the power supply forming the Wafer-Scale Integration system WSI. The analog readout upgrade ANANAS is capable of parallel digitization of all input channels producing up to \SI{24}{Gbit\per\second} of data. The goal of this thesis was the development of an API enabling communication between the ANANAS's FPGA and a host computer via 1GbaseT ethernet for the final integration of the ANANAS into the WSI. The developed API lets the user perform changes to various hardware settings and allows the user to start analog recordings of configurable lengths. Additionally a DMA engine was developed enabling access to the ANANAS's SDRAM for the retrieval of recorded data in conjunction with the communication API. Considering the amount of data to be transferred the engine was designed with support for pipelined reads. To optimize data transfer between host and the ANANAS's FPGA the underlying transport layer HostARQ was analyzed. It was found that due to an asymmetrical network topology the host is able to send too quickly,  effectively worsening thorughput. This was rectified and the network throughput boosted by 30\% from \SI{660}{Mbit\per\second} to \SI{860}{Mbit\per\second}, which is equal to 92\% of the maximum possible throughput. The amount of resends was decreased from 8\% to below 1\% in the process.