KIP-Veröffentlichungen

Beschleunigte neuromorphe Hardware erlaubt es, im Gegensatz zu konventionellen Simulations- Ansätzen, spikende neuronale Netze mit einem hohen Beschleunigungsfaktor zu emulieren. Eine Herausforderung besteht jedoch darin eine hohe Vielseitigkeit und Konfigurierbarkeit der implementierten Modelle zu erhalten. Mit der vorliegenden Arbeit präsentieren wir zwei gemischt analog-digitale ASICs die bestehende Architekturen verbessern indem sie die Vielseitigkeit der verwendeten Synapsen- und Neuronenmodelle erweitern. Der erste Teil der Arbeit beschreibt die Integration eines analogen multi-kompartment Neuronenmodells in den Multi-Compartment Chip. Wir charakterisieren die Eigenschaften dieses Neuronen- Models und beschreiben Methoden um durch die Implementierung verursachte Abweichungen vom Ideal-Verhalten zu kompensieren. Die vorhandenen Funktionen der multi-compartment Neuronen werden mit einem kompakten Prototyp-System demonstriert. Im zweiten Teil beschreiben wir die Verbindung eines Mikroprozessors mit analogen Schaltungen von Synapsen und Neuronen. Hierdurch k ̈onnen synaptische Lernregeln, auch über Spike-timing Dependent Plasticity hinaus gehen, in Software definiert werden ohne dass deren Ausf ̈uhrung den Beschleunigungsfaktor der Netzwerk-Emulation vermindert. Im dritten Teil wird die Bedeu- tung von Testbarkeit und Verifikation vor einem Tapeout diskutiert und am Entwicklungs- Prozess beider Chips veranschaulicht.

Accelerated neuromorphic hardware allows the emulation of spiking neural networks with a high speed-up factor compared to classical computer simulation approaches. However, realizing a high degree of versatility and configurability in the implemented models is challenging. In this thesis, we present two mixed-signal ASICs that improve upon previous architectures by augmenting the versatility of the modeled synapses and neurons. In the first part, we present the integration of an analog multi-compartment neuron model into the Multi-Compartment Chip. We characterize the properties of this neuron model and describe methods to com- pensate for deviations from ideal behavior introduced by the physical implementation. The implemented features of the multi-compartment neurons are demonstrated with a compact prototype setup. In the second part, the integration of a general-purpose microprocessor with analog models of neurons and synapses is described. This allows to define learning rules that go beyond spike-timing dependent plasticity in software without decreasing the speed-up of the underlying network emulation. In the third part, the importance of testability and pre-tapeout verification is discussed and exemplified by the design process of both chips.