KIP-Veröffentlichungen

Die vorliegende Arbeit präsentiert Methoden, Untersuchungen und Experimente zur Re-
alisierung von Selbstorganisationsexperimenten auf einem neuromorphen Hardwaresys-
temssystem. Der verwendete Mikrochip implementiert ein Netzwerk von leaky integrate-
and-fire Neuronen mit Aktionspotential-Intervall-abhängiger Plastizität (STDP) in allen
Synapsen. Relativ zur biologischen Echtzeit läuft das System mit stark erhöhter Ge-
schwindigkeit. Um diese Eigenschaften nutzbringend anzuwenden, wird eine selbstopti-
mierende Winner-Take-All Architektur ausgew¨ahlt, deren Komplexität in der Problem-
stellung über einen großen Bereich skaliert werden kann. Vorbereitende Studien und
Methoden zur Lösung von Schwierigkeiten bei der Implementierung dieser Architektur
auf der Hardware werden vorgestellt. Hierzu wird häufig der Simulator NEST verwen-
det. Eine spikebasierte Methode zum Testen der Gesamtkonduktanz einer künstlichen
Membran wird vorgestellt, die sowohl auf der Hardware als auch im Simulator NEST ver-
wendet wird. Verbleibende technische Hürden, die die Verwendung dieser Architektur in
Hardware vereiteln, werden untersucht. Die meisten sind auf Chipeigenschaften zurück
zu führen und werden in späteren Revisionen der Hardware berücksichtigt werden.

This thesis presents methods, investigations and experiments aiming at the realization of self-organization experiments on a neuromorphic hardware device.
The utilized chip implements a network of leaky integrate-and-fire neurons and spike-timing dependent plasticity in every synapse, operatable with a high speedup factor compared to biological real-time.
In order to exploit these features, a self-optimizing winner-take-all architecture is chosen which represents a task with a widely adjustable complexity.
Preparatory studies are presented and methods introduced which solve problems on the way towards the winner-take-all implementation in hardware, often utilizing the software simulator NEST.
A purely spike-based technique for testing the total conductance of a silicon membrane is proposed and successfully applied in both hardware and NEST.
A quality measure for cross-inhibition architectures is defined and utilized for extensive studies on parameters for an appropriate cross-inhibition operation regime in hardware.
The self-optimization of a winner-take-all classificator via long-term synaptic plasticity is set up and investigated using the NEST simulator.
Remaining technical obstacles which avoid the application of this experiment in hardware are analysed.
Most of them are chip inherent and will be addressed by future revisions of the hardware.