KIP-Veröffentlichungen

Die Skalierung neuromorpher Rechenarchitekturen wie BrainScales-2 erfordert Hochgeschwindigkeits- und latenzarme Schnittstellen. Um diese Anforderungen zu erfüllen, wird eine flexible und robuste I/O-Schnittstelle entwickelt. Sie besteht aus einer großen Anzahl single-ended, source-synchronen I/O-Zellen. Jede Zelle enthält einen sense-amplifier, der den Dateneingang bei unterschiedlichen Spannungshüben ermöglicht. Dafür sind sowohl eine Referenzspannung als auch ein Taktsignal erforderlich. In dieser Arbeit wird ein Digital-Analog-Wandler (DAC) implementiert, um die Referenzspannung bereitzustellen, und ein Taktphasenverteilungsnetzwerk entwickelt, das einen fehlerfreien Betrieb bei Änderungen von Temperatur und Versorgungsspannung gewährleisten soll. Der DAC verwendet eine Widerstandskette, die an mehreren Punkten abgegriffen wird. Seine Funktionalität und Eigenschaften wurden in Simulationen verifiziert. Eine 32-Ausgangs-Konfiguration belegt eine Fläche von 136.5 μm2 und verbraucht je nach I/O-Versorgungsspannung zwischen 2.4 μW und 21 μW. Das Taktphasenverteilungsnetzwerk leitet die Ausgänge einer Delay-Locked Loop (DLL) über den gesamten I/O-Bereich weiter. Es verteilt acht Phasen mit dem Sechsfachen des minimalen Metallabstands und erhält dabei einen monotonen Betrieb innerhalb einer 7σ-Varianz aufrecht. Über eine 500 μm breite I/O-Bank verbraucht es 1.4 mW. Beide Schaltungen wurden erfolgreich in einem Testchip zur Evaluierung integriert.

Scaling neuromorphic computing architectures such as BrainScales-2 demands, high-speed, and low-latency interfaces. To meet these requirements, a flexible and robust I/O interface is being developed. It is composed of a wide array of single-ended, source-synchronous I/O cells. Each cell incorporates a sense amplifier to enable data reception across varying voltage swings, necessitating both a reference voltage and a clock signal. In this work, a digital-to-analog converter (DAC) is implemented to provide the reference voltage and a clock-phase distribution network is designed with the goal of error-free operation under changes in temperature and supply voltage. The DAC employs a resistor chain tapped at multiple points, its functionality and properties are verified in simulation. A 32-output configuration occupies an area of 136.5 μm2 and consumes between 2.4 μW and 21 μW, dependent on the I/O supply voltage. The clock-phase distribution network propagates the outputs of a delay-locked loop (DLL) across the I/O bank. It distributes eight phases at six times the minimum metal spacing while maintaining monotonic operation within a 7σ variance, consuming 1.4 mW over a 500 μm-wide I/O bank. Both circuits were successfully integrated into a test chip for evaluation.